2018-05-04から1日間の記事一覧
entity、architectureなどVHDLには色々モジュール定義があります。 今回はコレの私的まとめです 実際のところ 内部的なモジュールがentity entity mymodule is Port ( input1 : in STD_LOGIC_VECTOR (3 downto 0); output1 : out STD_LOGIC_VECTOR (3 downto…
entity、architectureなどVHDLには色々モジュール定義があります。 今回はコレの私的まとめです 実際のところ 内部的なモジュールがentity entity mymodule is Port ( input1 : in STD_LOGIC_VECTOR (3 downto 0); output1 : out STD_LOGIC_VECTOR (3 downto…