Bye Bye Moore

猫マンション建築の野望を胸に零細事業主として資本主義の荒波に漕ぎ出したアラサー男の技術メモ

fpga

シグナルの初期値

シグナルには初期値を設定することができます。 実際のところ たとえば、明示的に0クリアしときたい場合は以下のように設定します。 signal counter : STD_LOGIC_VECTOR(7 downto 0) := "00000000"; 全部同じなら、こんな書き方でも可。 signal counter : ST…

VHDLのモジュール定義

entity、architectureなどVHDLには色々モジュール定義があります。 今回はコレの私的まとめです 実際のところ 内部的なモジュールがentity entity mymodule is Port ( input1 : in STD_LOGIC_VECTOR (3 downto 0); output1 : out STD_LOGIC_VECTOR (3 downto…

VHDLにおけるIF文

count: process(clock) begin if rising_edge(clock) then if switch1 = ’1’ then if switch2 = ’1’ then output_signal <= ’1’; else output_signal <= ’0’; end if; end if; end if; end process; 参考もと https://cdn.sparkfun.com/datasheets/Dev/FPGA/…

バスを繋ぐ&演算子@VHDL

VHDLでFPGAでバスを繋ぐには"&演算子"をつかいます 実際のところ library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity Switches_LEDs is Port ( switches : in STD_LOGIC_VECTOR(1 downto 0); LEDs : out STD_LOGIC_VECTOR(1 downto 0)); end Switches_LEDs;…

FPGAボードPapillo ONEであそぶ その4:自前HDLでLチカ

shuzo-kino.hateblo.jp シリーズの4、今回は自前のHDLでLチカしてみます。 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity WebPack_QuickStart is Port ( A : out STD_LOGIC_VECTOR (…

FPGAボードPapillo ONEであそぶ その3:VHDLのための環境構築

FPGAボードPapillo ONEであそぶ その2:公式提供のbitファイルでLチカ - Bye Bye Moore の続き。 用意されたbitファイルを書き込んでいるだけでは何も進まないので、 自前のVHDL環境を構築します。 実際のところ 作業環境はUbuntu16LTS on VirtualBoxです。…

FPGAボードPapillo ONEであそぶ その2:公式提供のbitファイルでLチカ

shuzo-kino.hateblo.jp の続きです。1ヶ月以上開いちゃいましたが……。 公式提供のbitファイルを使ってLチカまでいってみます 実際のところ まずはUSBポートをあけます shuzo-kino.hateblo.jp次に必要なライブラリ群を導入 あとで使うのでgitも入れときます …

FPGAボードPapillo ONEであそぶ その1:ボードの種類

秋月公式より引用PapilloはXilinxのSpartan 3Eシリーズを搭載したFPGAボードです。 オープンソースプロジェクトで、中身やらドキュメントやらが公開されています。 トップの画像は標準機Paoillo ONE 500k akizukidenshi.com 上位機種として、Arduino Leonard…