Bye Bye Moore

PoCソルジャーな零細事業主が作業メモを残すブログ

2018-05-03から1日間の記事一覧

VHDLにおけるIF文

count: process(clock) begin if rising_edge(clock) then if switch1 = ’1’ then if switch2 = ’1’ then output_signal <= ’1’; else output_signal <= ’0’; end if; end if; end if; end process; 参考もと https://cdn.sparkfun.com/datasheets/Dev/FPGA/…